Elektronikk og kommunikasjons deler med funksjon
Dette programmer er eksempler på god og ingen feil, og kjører programmet med en riktig og har en pålitelig utganger.
--- shifter-venstre- -
biblioteket IEEE;
bruke IEEE.STD_LOGIC_1164.ALL;
bruke IEEE.STD_LOGIC_ARITH.ALL;
bruke IEEE.STD_LOGIC_UNSIGNED.
ALL;
enhet shiftleft_8 er
Port (A, B: i STD_LOGIC_VECTOR (7 downto 0);
outleft: out STD_LOGIC_VECTOR (7 downto 0);
zeroact: out std_logic);
end shiftleft_8;
arkitektur strukturell av shiftleft_8 er
signal signa6, signa7, zact: STD_LOGIC_VECTOR (7 downto 0); Anmeldelser
komponent shifter_stage1 er
Port (in25: i STD_LOGIC_VECTOR (7 downto 0);
Trinn1: i std_logic;
out10: out STD_LOGIC_VECTOR (7 downto 0) );
end komponent;
komponent shifters_stage2 er
Port (in27: i STD_LOGIC_VECTOR (7 downto 0);
Stage2: i std_logic;
out12: out STD_LOGIC_VECTOR (7 downto 0));
end komponent;
komponent shifters_stage4 er
Port (in29: i STD_LOGIC_VECTOR (7 downto 0 );
Stage4: i std_logic;
out14: out STD_LOGIC_VECTOR (7 downto 0));
end komponent;
begynne
< p> shiftleft0: shifter_stage1 port map (A, B
(0), signa6);
shiftleft1: shifters_stage2 port map (signa6, B
(1), signa7);
shiftleft2: shifters_stage4 port kartet (signa7, B
(2), zact);
outleft
zeroact
når zact = "00000000"
annet '0';
end strukturelle;
--- shifter høyre ---
biblioteket IEEE;
bruke IEEE.
STD_LOGIC_1164.ALL;
bruke IEEE.STD_LOGIC_ARITH. ALL;
bruke IEEE.STD_LOGIC_UNSIGNED.ALL;
enhet shiftright_8 er
Port (D, E: i STD_LOGIC_VECTOR (7 downto 0);
outright: out STD_LOGIC_VECTOR (7 downto 0);
zeroact: out std_logic);
end shiftright_8;
arkitektur strukturell av shiftright_8 er
signal signa15 , signa16, zact: STD_LOGIC_VECTOR (7 downto 0);
komponent shiftersright_stage1 er
Port (in31: i STD_LOGIC_VECTOR (7 downto 0);
stage1right: i std_logic;
out16: out STD_LOGIC_VECTOR (7 downto 0));
end komponent;
komponent shiftersright_stage2 er
Port (in33: i STD_LOGIC_VECTOR (7 downto 0);
stage2right: i std_logic;
out18: out STD_LOGIC_VECTOR (7 d